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‘米乐m6平台官方版’利用可编程振荡器增强FPGA应用

文章来源: 米乐m6平台官方版发布时间:2022-07-11 00:33
本文摘要:当今简单的FPGA所含众多用作构建各种电路与系统的功能块,诸如逻辑阵列、存储器、DSP模块、处理器、用作时序分解的锁相环(PLL)和延后瞄准的环(DLL)、标准I/O、高速数字收发器以及并行接口(PCI、DDR等)。这些有所不同的功能块一般来说由多个时钟驱动,FPGA一般不会综合使用外部振荡器以及内部PLL与DLL来分解时钟。系统设计人员必需要求如何综合用于外部与内部资源来构建最佳的时钟树根设计。而可编程时钟振荡器用于FPGA系统的时序参照,可获取一系列优势。

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当今简单的FPGA所含众多用作构建各种电路与系统的功能块,诸如逻辑阵列、存储器、DSP模块、处理器、用作时序分解的锁相环(PLL)和延后瞄准的环(DLL)、标准I/O、高速数字收发器以及并行接口(PCI、DDR等)。这些有所不同的功能块一般来说由多个时钟驱动,FPGA一般不会综合使用外部振荡器以及内部PLL与DLL来分解时钟。系统设计人员必需要求如何综合用于外部与内部资源来构建最佳的时钟树根设计。而可编程时钟振荡器用于FPGA系统的时序参照,可获取一系列优势。

其中首要优势是为了构建时钟树根优化而展开高分辨率频率自由选择时所带给的设计灵活性。另一个极大优势是具备可以增加电磁干扰(EMI)的扩频调制功能。  内在可编程的硅MEMS时钟振荡器架构需要协助使用FPGA的系统设计人员解决问题许多难题。这种微型机电系统架构需要精彩统合一些其它功能,如:用作消退EMI的扩频时钟、用作避免晃动的数控振荡器以及高速应用于中的过热维护功能。

  频率自由选择  一般系统必须一系列时钟频率。其中一些是标准频率,这种标准化有可能是出于对行业规范强迫拒绝的考虑到(如:PCIExpress拒绝的100MHz频率),也有可能是由于获得了普遍的应用于(如:用作SATA的75MHz或用作PCITM的33.333MHz)。

上述频率与I/O模块关联在一起,以保证构建互操作性,因为模块两侧有可能不属于同一系统。与此比较,用户可选择用作驱动处理器、DSP和状态机引擎的时钟频率,以优化速度、功率或资源闲置。  在展开速度优化时,不应以最低时钟频率来驱动处置引擎,以使每秒运算次数超过最低。但是,时钟周期晃动必需充足较低,以保证大于时钟周期小于设计的临界时序路径,否则有可能经常出现逻辑错误。

频率自由选择的常用方法是使用内部FPGAPLL对来自标准外部参照振荡器的高频时钟展开综合。此方法只有在内部PLL具备高频分辨率和较低晃动时才有效地。  某些FPGA构建了内部低噪声分数PLL,可符合所有这些拒绝。

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在这种情况下,可以使用非常简单的外部振荡器参照。不过,许多情况下FPGA不会使用具有环形VCO和整数对系统分频器的PLL来综合有所不同频率。这种PLL小巧灵活性,较为更容易设计和掌控,而且功耗极低。

不过,用于此类内部PLL时很难同时构建高分辨率与较低晃动。  图1为整数PLL的一般架构。

对PLL输入频率的编程须要综合使用实分频器(P)、对系统分频器(M)和后分频器(N)来已完成,如下式右图:  PLL对系统环路构成一个限带控制系统。输入周期晃动主要各不相同参照时钟振幅噪声(PNIn)和内部VCO振幅噪声(PNVCO),如下式右图:  输出参照时钟振幅噪声和VCO振幅噪声与输入振幅噪声息息相关,分别通过低通滤波器和高通滤波器号召来反映,如表达式中的Hin和HVCO。

HVCO与Hin的截止频率必要涉及。图2说明了典型二阶PLL中Hin与HVCO的相互关系。

最低PLL比特率各不相同振幅检测器的改版速率。大部分实际PLL的最低实际比特率无限大如下式右图:  例如,如果PLL输出频率是40MHz并且P=40,则最低实际PLL比特率是100kHz。


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